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#define | PCIE_MEM_BASE 0xd0000000ULL |
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#define | PCIE_MEM_LIMIT 0xdfffffffULL |
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#define | PCIE_IO_BASE 0x14000000ULL |
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#define | PCIE_IO_LIMIT 0x15ffffffULL |
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#define | PCIE_BRIDGE_CMD 0x1 |
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#define | PCIE_BRIDGE_MSI_CAP 0x14 |
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#define | PCIE_BRIDGE_MSI_ADDRL 0x15 |
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#define | PCIE_BRIDGE_MSI_ADDRH 0x16 |
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#define | PCIE_BRIDGE_MSI_DATA 0x17 |
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#define | PCIE_BYTE_SWAP_MEM_BASE 0x247 |
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#define | PCIE_BYTE_SWAP_MEM_LIM 0x248 |
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#define | PCIE_BYTE_SWAP_IO_BASE 0x249 |
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#define | PCIE_BYTE_SWAP_IO_LIM 0x24A |
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#define | PCIE_MSI_STATUS 0x25A |
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#define | PCIE_MSI_EN 0x25B |
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#define | PCIE_INT_EN0 0x261 |
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#define | PCIE_MSI_VECTOR_INT_EN 0xFFFFFFFF |
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#define | PCIE_MSI_INT_EN (1 << 9) |
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#define | nlm_read_pcie_reg(b, r) nlm_read_reg(b, r) |
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#define | nlm_write_pcie_reg(b, r, v) nlm_write_reg(b, r, v) |
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#define | nlm_get_pcie_base(node, inst) nlm_pcicfg_base(XLP_IO_PCIE_OFFSET(node, inst)) |
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#define | nlm_get_pcie_regbase(node, inst) (nlm_get_pcie_base(node, inst) + XLP_IO_PCI_HDRSZ) |
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#define nlm_read_pcie_reg |
( |
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b, |
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r |
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) |
| nlm_read_reg(b, r) |
#define nlm_write_pcie_reg |
( |
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b, |
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|
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r, |
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|
|
v |
|
) |
| nlm_write_reg(b, r, v) |
#define PCIE_BRIDGE_CMD 0x1 |
#define PCIE_BRIDGE_MSI_ADDRH 0x16 |
#define PCIE_BRIDGE_MSI_ADDRL 0x15 |
#define PCIE_BRIDGE_MSI_CAP 0x14 |
#define PCIE_BRIDGE_MSI_DATA 0x17 |
#define PCIE_BYTE_SWAP_IO_BASE 0x249 |
#define PCIE_BYTE_SWAP_IO_LIM 0x24A |
#define PCIE_BYTE_SWAP_MEM_BASE 0x247 |
#define PCIE_BYTE_SWAP_MEM_LIM 0x248 |
#define PCIE_INT_EN0 0x261 |
#define PCIE_IO_BASE 0x14000000ULL |
#define PCIE_IO_LIMIT 0x15ffffffULL |
#define PCIE_MEM_BASE 0xd0000000ULL |
#define PCIE_MEM_LIMIT 0xdfffffffULL |
#define PCIE_MSI_EN 0x25B |
#define PCIE_MSI_INT_EN (1 << 9) |
#define PCIE_MSI_STATUS 0x25A |
#define PCIE_MSI_VECTOR_INT_EN 0xFFFFFFFF |
int xlp_pcie_link_irt |
( |
int |
link | ) |
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